基于FPGA的线性调频信号产生器设计

武军伟

摘要：

本文在研究DDWS原理的基础上,给出了一种基于FPGA技术的线性调频信号产生器的设计方案。采用FPGA技术可以方便地通过修改编程参数,对线性调频信号的起始频率、带宽、频率分辨率进行修改。仿真结果表明,该设计能够产生符合要求的线性调频信号,并且具有结构简单、集成度高、易于修改等特点。

关键词：FPGA;线性调频;DDWS;

线性调频(LFM)信号由于其时宽带宽积远大于1,通过脉冲压缩处理,可以得到良好的距离分辨率和径向速度分辨率,因此在合成孔径雷达、高分辨力雷达、线性调频连续波雷达、雷达高度表等现代雷达系统中得到广泛应用,用于产生LFM信号的系统称之为线性调频信号产生器。DDWS技术是近年来采用的生成稳定的点频、线性调频信号的理想方法，具有幅度和相位一致性好、频率转换时间短、频率分辨率高、输出频率相对带宽较宽、输出波形相位连续、电路设计简单、可靠性高等突出的优点。

1 DDWS技术工作原理与特点

1.1 DDWS技术工作原理

直接数字波形合成技术主要分为两个阶段，存储波形和还原波形。存储波形是将我们所需要的输出信号波形，由上位机仿真软件按照采样率、带宽和时宽等参数计算出信号波形中各个采样点的值，经量化和编码存储至高速存储器中。还原波形时，由系统时钟提供一个参考时钟给时钟控制逻辑，时钟控制逻辑分别控制地址控制逻辑和D/A转换。

1.2 DDWS技术的特点

1)极高的频率分辨率：

在满足奈奎斯特定理情况下，DDWS技术产生信号的频率分辨率仅由D/A转换器件的位宽决定。D/A转换器的位宽越大，信号的频率分辨率越高。本文拟产生的LFM信号频率范围是0～150 MHz, 根据奈奎斯特定理，D/A转换器的转换速率应>300 MSPS。

2)极短的频率转换时间：

由DDWS技术的原理框图可知，输出信号的波形存储于高速存储器中，切换不同频率的信号时，频率转换时间由高速存储器读取决定，读取时间可达皮秒量级。

3)预失真补偿：

预失真补偿是DDWS技术最显著的优点，它能方便灵活地对信号的幅度和相位进行预失真处理，补偿系统畸变的影响。

2 线性调频信号发生器的总体设计

2.1 组成框图

利用专用DDS芯片是目前应用广泛的信号产生方法,如AD公司的AD9854专用DDS芯片把许多功能集中在一块芯片上,具有多种编程工作方式,能产生线性调频和非线性调频信号等复杂信号。而基于FPGA(现场可编程门阵列)的DDS软件编程则根据DDS技术的基本原理,充分利用FPGA可反复编程、资源多、容量大、时间延迟小的优点,同样能产生专用DDS芯片所产生的单频连续波、非连续波、各种形式的线性调频信号,而还可以借助FPGA庞大的资源优势和内部存储器,生成任意形式的输出波形,使用非常方便。

根据设计需求的成本和资源方面综合考虑,本设计采用Altera公司的新一代高集成度低成本芯片Ep2C5T144C7,该芯片采用TQFP封装,具有4608个逻辑单元(LE)、119808字节的嵌入式存储器、89个用户可用引脚、2个PLL锁相环,设计中的正弦波查找表模块直接在FPGA中嵌入式实现即可。

2.2 工作过程

在产生线性调频信号时,输入的50MHz时钟信号首先通过PLL模块进行倍频为100MHz信号,该信号作为其它模块工作的基准时钟。每来一个时钟脉冲,软件编程控制频率累加器产生线性增加的瞬时频率字,然后经过相位累加器运算输出线性调频信号的瞬时相位,以此相位值寻址正弦波存储器,通过查表得到与相位值对应的幅度值。在下一个时钟来临时,频率累加器的值反馈到L位加法器中,再与频率步进字累加,得到的新的瞬时频率字在N位加法器中与上一时刻的相位值进行累加,然后按照输出的高M位地址,对正弦波存储器查表,得到对应的幅度量化值。依次循环,通过数模转换器得到阶梯状的频率线性增加的正弦波,再通过低通滤波器即可得到平滑的线性调频信号。

3 FPGA的仿真与实现

3.1 硬件平台系统的搭建

Verilog HDL是一种全方位的硬件描述语言,整个自顶向下或自底向上的电路设计过程都可以用Verilog HDL来完成。

ISE软件是由XILINX公司制作的专门针对FPGA硬件平台搭建的一款专业软件。ISim提供了集成到ISE内的、特性齐全的HDL仿真器。而Chip Scope工具可在设计中直接插入逻辑分析器、系统分析器以及虚拟I/O小型软件内核,从而能够查看任意的内部信号或节点,包括嵌入式软硬处理器。系统以工作速度捕获信号,并通过编程接口输出,从而可大幅减少设计方案的引脚数。捕获到的信号随即通过分析工具进行显示和分析。

3.2 ADS4249的ADC采样和中频采样实现及验证

ADS4249输入具有增益调节选择功能,从而可适应大动态范围的满量程模拟信号输入,同时还包含一个可以用于消除

ADC直流零偏的偏移校正回路。ADS4249提供串行或并行控制接口,可对其工作参数进行配置,同时ADS4249采用DDR LVDS高速并行接口进行采集数据输出。

3.3 LFM信号时域表示

图1中,f0=15 MHz(中频频率),B=4 MHz,T=16μs,Tprf=500μs。可以看出,这是一个带通信号。根据带通采样定理,带通信号的中心频率f0与采样速率fs满足fs=4f0/(2n+1)时,用fs进行等间隔采样所得到的信号采样值能准确地确定原信号。取n=1,从而fs=20 MHz。

按照相位均匀划分把数字滤波器的系统函数H(z)分解成若干个具有不同相位的组,形成多个分支,在每个分支上实现滤波。本次实验采用的是两路滤波,相差半个周期。

由于两倍抽取,所以得到的I、Q序列的数字谱相差一个延迟因子,体现在时域上相当于相差半个采样周期,所以需要采用延时滤波器加以修正。延时滤波器的冲激函数由理论给出:I路选择h3(n),Q路选择h1(n)原理图,如图5所示。

最后得到的I、Q两路信号应该严格正交。用信号发生器产生16 MHz正弦信号,经过采样后相当于进行了下变频,产生了一个2 MHz的基带信号。再经过抽取,I、Q两路应该为相互正交的两个1 MHz正弦波。

3.4 匹配滤波以及求模输出验证

输出的两路信号求模,此时得到的就是脉冲压缩信号的时域数据。通过调用IP core来实现高效滤波器的设计。取中频解调信号的高20位作为输入,差分系数量化为20位,每个滤波器通道输出40位。将I、Q两个通道的高31位两路相加,I、Q输出32位信号。

结论

本文从理论上对雷达波线性调频信号以及雷达信号脉冲压缩的基本原理进行了阐述和推导;并给出了基于FPGA平台的线性调频信号的脉冲压缩的设计思路与具体实现方法, 具有良好的动态范围和处理精度, 验证了系统工作的正确性与有效性。

参考文献：

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