ADC-技术综述

孟祥宏

前言

模拟至数字转换器（ADC）是一种将模拟信号转换成相应数字信号的器，随着数字技术的飞速发展，以数字信号为基础的系统渗透到通信、计算机、仪表控制等各个领域。自然界的实际物理信号多是模拟信号，而现实中对信号进行处理的设备多是数字方式工作，例如计算机、单片机、数字信号处理器等，ADC作为模拟世界与数字处理之间的接口，应用领域不断拓展，而且系统对ADC的要求也不断提高。

1.ADC类型

1.1积分型ADC

积分型A/D转换技术有单积分和双积分两种转换方式，单积分A/D转换的工作原理是将被转换的电信号先变成一段时间间隔，然后再对时间间隔记数，从而间接把模拟量转换成数字量的一种A/D转换方法，它的主要缺陷是转换精度不高，主要受到斜坡电压发生器、比较器精度以及时钟脉冲稳定型的影响。为了提高积分型转换器在同样条件下的转换精度，可采用双积分型转换方式，双积分型转换器通过对模拟输入信号的两次积分，部分抵消了由于斜坡发生器所产生的误差，提高了转换精度。其工作分为两个阶段，第一阶段为采样期；第二阶段为比较期。通过两次积分和计数器的计数可以得到模拟信号的数字值D=2nVI/VR，其中n为计数器的位数，VI为输入电压在固定时间间隔内的平均值。双积分型转换方式的特点表现在：精度较高，可以达到22位；抗干扰能力强，由于积分电容的作用，能够大幅抑止高频噪声；但是，它的转换速度太慢，转换精度随转换速率的增加而降低。

图1积分型ADC

1.2逐次逼近型ADC

逐次逼近型ADC是将模拟信号与不同的参考电压进行多次比较，使转换后的数字量在数值上逐次逼近输入模拟量的对应值。逐次逼近型转换方式的特点是：转换速度较高，可以达到100万次/s（MPSP）；在低于12位分辨率的情况下，电路实现上较其他转换方式成本低。但这种转换方式需要D/A转换电路，由于高精度的D/A转换电路需要较高的电阻或电容匹配网络，需要对电阻和电容进行匹配，当分辨率提高时就必须相应的增加电阻或电容，这使得其匹配更难。

其大致过程如下：启动转换后，控制逻辑电路首先把SAR的最高位置1，其它位都置0，SAR的这个内容经数模转换后得到约为满量程输出一半的电压值。这个电压值在比较器中与输入信号进行比较。比较器的输出反馈到数模转换器，并在下一次比较前对其进行修正。在逻辑控制电路的时钟驱动下，SAR不断进行比较和移位操作，直到完成最低有效位（LSB）的转换，此时所产生的DAC输出逼近输入电压的±/2LSB。当每一位都确定后，转换结果被锁存到SAR并作为ADC输出。由于逐次逼近型模数转换器在1个时钟周期内只能完成1位转换，N位转换需要N个时钟周期，故这种模数转换器采样速率不高，输入带宽也较低。

图2逐次逼近ADC

1.3并行ADC

并行转换方式在所有的模数转换中，转换速度最快，大大减少了转换过程的中间步骤，几乎可以在同一时刻得到每一位数字代码，因此，又被称为闪烁型转换方式。一个N位的并行ADC包含2N-1个比较器和2N-1个参考电压值。每一个比较器对输入信号采样并把输入信号与参考电压相比较，然后每一个比较器产生一位输出，表明输入信号与参考电压的大小关系。并行A/D转换器具有以下特点：（1）由于转换是并行的，其转换时间只受比较器、触发器和编码电路延迟时间限制，因此转换速度最快；（2）随着分辨率的提高，元件数目要按几何级数增加。一个N位转换器，所用的比较器个数为2N-1。由于位数愈多，电路愈复杂，因此制成分辨率较高的集成并行A/D转换器是比较困难的。

1.4流水线ADC

流水线结构的模数转换器采用多个低精度的子模数转换器对采样信号进行分级量化，然后将各级的量化结果组合起来，再经过数字校正单元，构成一个高精度的量化输出。每一级由采样/保持电路（S/H）、低分辨率模数转换器和数模转换器以及求和电路构成，求和电路还包括可提供增益的级间放大器。快速精确的N位转换器分成两段以上的子区（流水线）来完成。首级电路的采样/保持器对输入信号取样后先由一个M位分辨率的A/D转换器对输入进行量化，接着用一个至少N位精度的乘积型数模转换器（MDAC）产生一个对应于量化结果的模拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平，并将差值精确放大某一固定增益后送交下一级电路处理。经过L级这样的处理后，最后由一个的K位A/D转换器对残余信号进行转换。将上述各级A/D的输出组合起来即构成高精度的N位输出。流水线结构简化了模数转换器的设计，并具有以下优点：每一线的冗余位优化了重叠误差的纠正；允许流水线各级同时对多个采样进行处理；更低的功率消耗；更高的采样速度，价格更低。同时，流水线模数转换器也存在一些缺点：复杂的基准电路和偏置结构；输入信号必须穿过数级电路，造成流水线延迟；同步所有输出需要严格的锁存定时。

1.5时间交织

由于中、高频模拟信号的模数转换必须采用并行数字化技术（串行数字化技术只适用于低频信号），在转换芯片内部集成的高速比较器数量约为2N个（N为量化位数），量化位数每提高一位，需要集成的高速比较器数量就必须增大一倍，而比较器数量的增加将会引起门电路状态翻转电流的急剧上升，导致芯片功耗快速上升，同时翻转电流的增大会在芯片内部引发新的电磁干扰，促使芯片输出的本底噪声上升，从而降低对小信号的处理能力。时间交织ADC所基于的主要思想是通过并行操作许多子ADC来获得甚高速模拟到数字转换。图5是时间交织ADC的示意图。ADC包括第一采样和保持（S/H）电路2、四个第二S/H电路4、四个N位ADC6和一数字复用器8。第一S/H电路2受时钟θ0控制，第二S/H电路4受时钟θ1至θ4控制。时钟θ0是时钟θ1至θ4的4倍那么快，并且时钟θ1至θ4相对于彼此有延迟，延迟量为时钟θ0的周期。因此，ADC6依次接收以时钟θ0的速率采样的输入信号VIN的样本，从而一个ADC6接收的样本与另一个ADC6接收的样本时间交织。此方法的益处在于，四个ADC6可以按输入采样频率的速率的四分之一来操作。ADC6的数字输出在数字复用器8中被复用在一起，并且被输出作为表示输入到第一S/H电路2中的原始模拟输入信号VIN的数字信号。

时间交织可以提高模数转换的速度，但多通道的时钟信号有严格的相位差，此外每个通道的失配都需要进行校正。

图3时间交织ADC

2.小结

本文介绍了主要的几种结构的ADC以及其特点，随着物联网的发展对ADC的性能以及功耗都提出了相应的要求，因此，在这几种常见的ADC结构之外，也出现了将结构进行组合使用的情况，例如在流水线ADC的子ADC中使用SARADC等以在保持性能的同时减少功耗。

参考文献：

[1]张俊杰等，高速交替/并行数据采集系统时钟研究[J]中国科学技术大学学报，2006，36（3）：281-284

[2]罗敏等，基于Simulink时间交织流水线ADC建模仿真[J]微处理机，2009（6）：4-7